|
| |
|
Главная Журналы Если же напряжения отсечки Vtp и Vtn различаются, необходимо подбирать геометрические размеры приборов. Это может быть сделано с помощью рассчитанных в 54] для Vi* = Fss/2 зависимостей, приведенных на рис. 139. На практике обычно I Vtp\ несколько превышает Vtn, так что отношение Kn/Kp должно быть меньше единицы. Переходные процессы в инверторе рис. 137, а легко рассчитываются в предположении, что время установления определяется только емкостью нагрузки С и статической передаточной характеристикой. В этом случае, при резком запирании Qz (положительный перепад напряжения на входе) Qi на начальной стадии процесса работает в области насыщения и конденсатор С разряжается постоянным током; из (12-8) при Vi = Vss следует, что откуда, интегрируя от =0 до U и полагая v{Qi) = Vss-... / 2{\-vlVss) \-VtnIVss Kn (Vss-Vtn) Таким образом, время i, при котором v=Vss-Vtn, равно: (12-11) (Vss/Vtn)-1 При t>ti Qi выходит из насыщения и соответствующее дифференциальное уравнение имеет вид: C + Kn v{Vi-Vtn) - = 0 (v. Vss-Vtn), откуда 2 (Vss-Vtn) i {t>k). (12-12) и полное время достижения потенциала v равно сумме правых частей соотношений (12-11) и (12-12). Из соображений симметрии для отрицательного перепада на входе можно сразу записать t 2 , (Vss/\Vtp\)- + ln 2(Vss-\Vtp\) 1 Vss - v iv>\VTp\), (12-13) Tn = - Kp (Vss-\Vtp\) Временные зависимости логарифмических членов соотношений (12-12) и (12-13) представлены на рис. 140. Если Kn-=3-10- А/В2, l/ss=10 В, Vtn=2 В, С=8 пФ (емкость нагрузки складывается из входных емкостей двух транзисторов, каждая из которых полагается равной 4,0 пФ), то rrf=33 не и расчетное время нарастания выходного сигнала до уровня 0,63 Vss составит 58 НС Напомним, что для инвертора ИНЛ с аналогичными параметрами активного транзистора и С=4 пФ это время равняется 87 НС (см. 12.1.1).  1,0 1,5 2,0 t-tj t-tj Рис. 140. Нормированная переходная характеристика при включении и выключении инвертора ДСЛ для t>ti Переходные процессы в цепочке последовательно включенных инверторов рассчитывались в [351] с применением ЦВМ. Полученные аналогичным образом результаты для Vtn/Vss= = 0,2, I Vrp/Vss = 0,3 и Kp/Kn=0,S приведены на рис. 141, где x=C/KnVss, с - емкость нагрузки каждого каскада. Приближенное выражение для времени задержки Тв между парами инверторов, полученное в [351], имеет вид: l,8Tffl-r + -fl-ri • L\ Vss I Кр\ Vss I . Как видно из этого соотношения, для уменьшения Тв необходимо уменьшать напряжения отсечки Vtn и Vtp- Если принять Kp=Kn/2 = 3-10- А/В2; Vtn=2 В; Vtp=-3 В; Fss=10B; С=8 пФ, то т=13,3 нс, Тв=133 не и масштаб времени будет задаваться нижней осью абсцисс рис. 141. Сравнение полученных результатов с аналогичными данными для цепочки инверторов ИНЛ (рис. 132) показывает, что несмотря на существен- ное уменьшение времени выключения в схеме ДСЛ, время задержки в ней уменьшается незначительно (136 не вместо 187 нс). В заключение еще раз подчеркнем, что статическая рассеиваемая мощность Pss в инверторе ДСЛ очень мала. {Pss< <1 нВт) за счет того, что в любом из двух состояний один из ml- г-l : 3-  о 700 200 300 Ш НС Рис. 141. Расчетные переходные характеристики цепочки инверторов последовательно включенных транзисторов заперт. При работе на средних и высоких частотах полную потребляемую мощность Р, аналогично случаю инвертора ИНЛ, можно оценить по соотношению: 12.2.2. Логические ячейки. В общем случае логическая схема ДСЛ требует большего числа транзисторов и, соответственно, занимает большую площадь по сравнению со схемой ИНЛ, выполняющей те же функции [343]. Приближенно можно считать, 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 [ 80 ] 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 |